LogiCORE RapidIO v4.4 / v5.1  – 为什么我看到Virtex-4串行RapidIO解决方案的初始化时间很长?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE RapidIO v4.4 / v5.1 – 为什么我看到Virtex-4串行RapidIO解决方案的初始化时间很长?

问题描述

在硬件中测试内核时,为什么在链接成功训练之前我会看到~30-45秒的初始​​化时间?

解决/修复方法

属性用于正确约束初始化状态机,并且未正确传递一个属性。结果,初始化状态机无法在预期的时间帧内训练(最坏情况~1秒)。

可以使用Serial RapidIO v5.1内核修补此问题。有关详细信息,请参阅(Xilinx答复31573)

修订记录

11/11/2008 – 初步发布

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