架构向导，XtremeDSP Slice – 为什么乘法器或乘法累加（MACC）架构向导总是有时钟输入，即使没有选择寄存器，或者为什么ACASCREG或MREG总是在HDL中设置为'1'？

问题描述

为什么乘法器或MAC架构向导总是有时钟输入，即使没有选择寄存器，或者为什么ACLCREG或MREG在HDL中总是设置为’1’？

当我尝试创建组合DSP48或不使用3级流水线的DSP48时，我通常会注意到这个问题。

解决/修复方法

这是XtremeDSP Slice Multiply或Multiply Accumulate（MACC）Architecture Wizard输出中的已知错误。

有关使用体系结构向导的备用解决方案列表，请参阅（Xilinx答复30101） 。