Virtex-5 GTP RocketIO向导v1.10 – 发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于Virtex-5 GTP RocketIO向导v1.10，包含以下信息：

• 新功能
• Bug修复
• 已知的问题

解决/修复方法

1）介绍

该文件包含Xilinx Virtex-5 FPGA GTP收发器向导v1.10的发行说明。有关最新的核心更新，请参阅产品页面：

https://www.xilinx.com/products/intellectual-property/v5_fpga_gtx_transceiver_wizard.html

2）新功能

• 支持ISE 11.2
• 生成的示例设计的新目录结构。有关其他信息，请参阅“入门指南”（UG188）

3）已知问题

以下是此核心在发布时v1.10的已知问题：

• 如果将逗号对齐设置为小于数据路径宽度，则可以将传入数据对齐到多个位置。
• 在时钟校正的情况下，示例设计中的GTP包装器配置正确，但块RAM数据没有嵌入的时钟校正字符。
• 在ES芯片中，增加了使TX时序更可靠的逻辑，在312.5 MHz和更高的结构速率下的时序收敛可能需要大量的努力。
• 不支持过采样模式下的RX缓冲旁路。
• 使用RXRECCLK生成RXUSRCLK / 2时，设计可能无法满足时序要求。有关更多信息，请参阅（Xilinx答复32996）
• RST未保持3个CLKIN周期仿真警告。有关更多信息，请参阅（Xilinx答复32230） 。
• 在使用tx_sync去歪斜模块或结构时钟校正模块进行带注释的仿真时，您可能会观察到X和时序仿真失败。

有关此版本的最新信息，包括已知问题，解决方法和解决方案，请参阅ISE 11.2 IP更新的发行说明答案记录。

http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf

4）核心释放历史

日期版本问题描述

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06/24/2009 Xilinx，Inc。1.10 ISE 11.2发布

06/27/2008 Xilinx，Inc。1.9 TX相位校准更新

2008年3月24日Xilinx，Inc。1.8 ISim，IPProtect，SRIO，SX240T支持

2007年10月10日Xilinx，Inc。1.7扩展的lxt包支持

2007年8月15日Xilinx，Inc。1.6 9.2i支持

05/17/2007 Xilinx，Inc。1.5 CPRI和OBSAI支持

03/01/2007 Xilinx，Inc。1.4广泛的新功能

11/30/2006 Xilinx，Inc。1.3错误修复

2006年10月10日Xilinx，Inc。1.2初始版本

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