串行RapidIO v5.1  – 仅生成PHY的内核因“HDLC编译器:87”错误而失败-Altera-Intel社区-FPGA CPLD-ChipDebug

串行RapidIO v5.1 – 仅生成PHY的内核因“HDLC编译器:87”错误而失败

问题描述

当为Serial RapidIO v5.1 Core生成仅PHY设计(即,在自定义GUI的第1页上也未选择逻辑层核心)时,CORE Generator中会出现以下错误消息,并且核心不是产生:

解决/修复方法

可以使用Serial RapidIO v5.1内核修补此问题。有关详细信息,请参阅(Xilinx答复31573)

修订记录

2008年10月21日 – 初步发布

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