10.1 EDK，PPC440MC_DDR2 – 具有-1速度等级的控制器在200 MHz时失败

问题描述

关键词：MPMC，DDR2控制器，Virtex-5 FXT，PPC 440

我使用Base System Builder为ML510板创建了一个系统，然后将器件速度等级更改为-1（默认值为-2）。 DDR2频率为200 MHz，但生成的设计失败了时序。

PPC440MC_DDR2为-1器件指定最大频率267 MHz。如何满足200 MHz时序？

解决/修复方法

当运行速度低于267 MHz时，UCF中的“FROM TO”时序约束之一可以放宽。

在UCF文件中查找以下约束：

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##所有DQ IDDR从IDDR到CE引脚的半周期路径约束

## for DQS Read Postamble Glitch Squelch circuit

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##从IDDR输出到DQ IDDR的CE输入的最大延迟= tRPST +一些松弛

##其中松弛占船上DQS上升时间。现在假设松弛=

## 0.400ns（基于初始SPICE仿真，假设使用ODT），所以

## time = 0.4 * Tcyc + 0.40ns = 1.6ns @ 333MHz

INST“DDR2_SDRAM_DIMM0 * / gen_dqs [*]。u_iob_dqs / u_iddr_dq_ce”TNM =“TNM_DQ_CE_IDDR”;

INST“DDR2_SDRAM_DIMM0 * / gen_dq [*]。u_iob_dq / gen_stg2 _ *。u_iddr_dq”TNM =“TNM_DQS_FLOPS”;

TIMESPEC“TS_DQ_CE”=从“TNM_DQ_CE_IDDR”到“TNM_DQS_FLOPS”1.9 ns;

对于200 MHz存储器时钟，5ns周期：0.4 * Tcyc + 0.40ns = 0.4 *（5 ns）+ 0.40ns = 2.4ns。

因此，当以200MHz运行时，“从 – 到”约束可以放宽到2.4ns。