LogiCORE XAUI v7.3rev1和v7.4  – 当使用Virtex-4 GT11时,反转GREFCLK需要最大偏斜和延迟约束-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE XAUI v7.3rev1和v7.4 – 当使用Virtex-4 GT11时,反转GREFCLK需要最大偏斜和延迟约束

问题描述

结果发现,在某些情况下,使用GT11时TX通道之间的输出偏差可能很大。这可以通过反转GREFCLK来解决。应将最大延迟约束添加到此时钟的ucf。

解决/修复方法

应该在ucf中添加以下约束,以确保GREFCLK的逆变器位于最佳位置,并且GREFCLK网络没有过多的延迟:

NET clk78_dcm MAXDELAY = 2 ns;

NET clk78_inv MAXDELAY = 2 ns;

请登录后发表评论

    没有回复内容