问题描述
已知问题：v1.14，v1.13，v1.12，v1.11，v1.10.1，v1.10，v1.9.4，v1.9.3，v1.9.2，v1.9.1，v1.9，v1.8 ，v1.7.1
当我选择FX70TFF1136器件时，CORE Generator为使用两个集成块的设计生成示例UCF。如下所述，此文件存在一些问题。
解决/修复方法
参考时钟
根据所使用的块数或选择的通道宽度，可能会出现单个输入参考时钟超过7个GTX_DUAL的情况。 ISE工具将通过它;但是，输入参考时钟的时钟频率不能超过7 GTX_DUAL。 RocketIO GTX收发器用户指南 ，UG198（v1.2），第81页，声明如下：
注意：共享参考时钟时必须遵守以下规则以确保抖动
满足高速设计的利润：
1.采购GTX_DUAL磁贴上方的GTX_DUAL磁贴数量不得超过3个。
要解决此问题，请添加新的参考时钟输入对。
位置约束
x8 UCF不包含Endpoint Block Plus核心的第二个实例化的有效约束，并且它们被注释掉。下面显示的完整UCF约束包括辅助参考时钟输入。请注意，您需要将辅助时钟输入和IBUF添加到双核设计的示例设计实例中。
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#File：xilinx_dual_pci_exp_blk_plus_8_lane_ep_xc5vfx70t-ff1136-1.ucf
＃
＃仅将此文件与下面列出的器件一起使用。任何其他
＃组合无效。除了in之外，不要修改此文件
为“用户”约束指定的＃个区域。
＃
#Xilinx，Inc。版权所有（c）2008保留所有权利。
＃
################################################## #############################
＃定义器件，包装和速度等级
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CONFIG PART = XC5VFX70T-FF1136-1;
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＃用户时间名称/用户时间组/时间规格
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#User Physical Constraints
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＃引脚分配和相关的I / O约束
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＃
#SYS复位（输入）信号。 sys_reset_n信号应该是
＃如果可能，从PCI Express接口获取＃。对于
＃基于槽的形状因子，通常是系统复位信号
＃在连接器上出现。对于基于电缆的外形，a
#system reset信号可能无法使用。在这种情况下，
#system reset signal必须通过某种形式在本地生成
＃督导电路。您可以更改IOSTANDARD和LOC
＃以满足您的要求和VCCO电压Bank规则。
＃
NET“sys_reset_n”LOC =“AE13”| IOSTANDARD = LVCMOS25 | PULLUP | NODELAY;
＃
#SYS时钟250 MHz（输入）信号。 sys_clk_p和sys_clk_n
#signal是PCI Express参考时钟。 Virtex-5 GTP
＃收发器架构需要使用专用时钟
与每个GTP收发器磁贴相关的#resources（FPGA输入引脚）。
＃要使用这些引脚，IBUFDS原语（refclk_ibuf）是
＃在用户设计中实例化。
＃请参阅“Virtex-5 GTP收发器用户指南”
＃（UG196）有关时钟资源选择的指南。
＃
NET“primary_sys_clk_p”LOC =“Y4”;
NET“secondary_sys_clk_p”LOC =“D8”;
＃
#Transceiver实例放置。此约束选择
#traversivers将被使用，这也决定了它的引脚排列
＃发送和接收差分对。请参考
＃Virtex-5 GTP收发器用户指南（UG196）了解更多信息
＃信息。
＃
#PCIe车道0,1
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk / SIO / .pcie_gt_wrapper_i / GTD [0] .GT_i”LOC = GTX_DUAL_X0Y3;
#PCIe Lanes 2,3
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk / SIO / .pcie_gt_wrapper_i / GTD [2] .GT_i”LOC = GTX_DUAL_X0Y2;
#PCIe Lanes 4,5
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk / SIO / .pcie_gt_wrapper_i / GTD [4] .GT_i”LOC = GTX_DUAL_X0Y1;
#PCIe车道6,7
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk / SIO / .pcie_gt_wrapper_i / GTD [6] .GT_i”LOC = GTX_DUAL_X0Y0;
＃
#PCI Express块放置。此约束选择PCI Express
＃阻止使用。
＃
#PCIe车道0
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_ep”LOC = PCIE_X0Y0;
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＃物理约束
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＃
＃BlockRAM放置
＃
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_mim_wrapper_i / bram_retry / generate_sdp.ram_sdp_inst”LOC = RAMB36_X4Y4;
＃
＃定时关键位置
＃
INST“primary_ep / ep / BU2 / U0 / pcie_ep0 / pcie_blk_if / ll_bridge / tx_bridge / tx_bridge / shift_pipe1”LOC =“SLICE_X75Y16”;
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#Timing约束
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＃
＃忽略异步信号的时序。
＃
NET“sys_reset_n”TIG;
＃
＃时间要求和相关约束。
＃
NET“primary_ sys_clk_c”PERIOD = 10ns;
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＃ 结束
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修订记录
04/23/2010 – ISE 12.1和v1.14的更新
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