LogiCORE DDS(直接数字综合器)编译器 – 根据我的时钟频率,GUI第3页的输出频率范围大于允许的值-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE DDS(直接数字综合器)编译器 – 根据我的时钟频率,GUI第3页的输出频率范围大于允许的值

问题描述

为什么DDS编译器允许我输入大于时钟频率一半的输出频率?

解决/修复方法

这是GUI的已知问题。如果指定的输出频率大于时钟频率的一半(采样率),则生成的内核将无法正常工作,因为它将违反奈奎斯特速率。

此GUI问题将在DDS编译器的未来版本中得到解决。

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