10.1 Virtex-5 PAR  –  Placer不会将PLL和相关DCM放在同一个磁贴中-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 Virtex-5 PAR – Placer不会将PLL和相关DCM放在同一个磁贴中

问题描述

我的设计无法成功布线,PAR打印以下警告消息。问题似乎是由于错误的PLL和DCM放置。这是一个已知的问题吗?

警告:布线:436 – 布线器检测到一个或多个连接的不可布线情况。布线器将完成

设计的其余部分并将它们保留为未布线状态。此行为的原因是放置问题

或不可布线的放置约束。为了让您使用FPGA编辑器来隔离问题,以下是一个列表

(最多10个)这种不可连接的连接:

Unroutable信号:INST_PLL_ADV / CLKOUTDCM0_CLKIN引脚:INST_PLL_ADV / DCM_ADV_INST / CLKIN

解决/修复方法

已经看到问题,其中PLL及其相关的DCM组件没有放在同一块中,并且不能使用所需的专用布线资源。将PLL和DCM锁定到适当的站点可以避免此问题。 FPGA编辑器可用于部分布线设计,以分析问题区域并选择合适的站点。

此问题已在最新的10.1 Service Pack中修复,可从以下位置获得:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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