10.1 Virtex-5 PAR  – 时钟布局器可能会错误计算EMAC和PPC组件使用的时钟区域-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 Virtex-5 PAR – 时钟布局器可能会错误计算EMAC和PPC组件使用的时钟区域

问题描述

我的设计包含PPC和EMAC组件,PAR无法在设计中布线其中一个全局时钟。设计有什么问题?

解决/修复方法

在包含十个以上全局时钟的Virtex-5设计中,“时钟布局器”算法区域限制全局时钟域,以确保没有时钟区域包含十个以上的时钟域。已发现一个问题,即时钟布局器有时会错误计算PPC和EMAC时钟引脚使用的时钟区域。这种误算可能导致在时钟区域中放置十个以上时钟域的情况。该区域中的一个全局时钟将无法布线,不一定是具有PPC和EMAC时钟连接的时钟。

此问题已在最新的10.1 Service Pack中修复,可从以下位置获得:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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