LogiCORE LTE UL信道解码器 – 发行说明和已知问题

问题描述

本答复记录包含CORE Generator LogiCORE UL通道解码器核心的发行说明和已知问题列表。

针对每个版本的核心列出以下信息：

• 新功能
• 支持的器件
• 已解决的问题
• 已知的问题

解决/修复方法

一般LogiCORE LTE UL信道解码器问题

LogiCORE LTE UL信道解码器v3.0

ISE Design Suite13.2中的初始版本

新功能

• ISE 13.2软件支持
• 符合AXI4标准的接口
• 符合3GPP TS 36.212 v9.3.0多路复用和信道编码规范
• 支持片上或片外码字缓冲
• 独立CQI和TB解码器的配置选项
• 集成解扰
• 综合LLR计算
• 完全解耦的解码链
• 客户演示测试台
• 用户指南可用于核心的详细信息

支持的器件

• ZYNQ-7000 *
• 的Virtex-7
• Virtex-7 XT（7vx485t）
• Virtex-7 -1L
• Kintex-7产品
• Kintex-7 -1L
• 产品Artix-7 *
• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Virtex-6 -1L XQ LXT / SXT
• Virtex-5 XC LX / LXT / SXT / TXT / FXT
• Virtex-5 XQ LX / LXT / SXT / FXT

*要在ISE Design Suite中访问这些器件，请联系您的Xilinx FAE。

已解决的问题

• 为什么即使输出FIFO为空，核心也会停止接受数据？请参阅（Xilinx答复35914） 。
• 在某些条件下，字段ACK_IP_SIZE和RI_IP_SIZE看起来太小了（参见Xilinx答复36738） 。
• IP能否从同一子帧中的解码RI解码CQI字段大小？请参阅（Xilinx答复39957） 。

已知问题（ISE）

• 没有

已知问题（Vivado）

• （Xilinx答复53465） 2012.4 Vivado仿真器 – 为什么我的DSP数字通信核心无法仿真错误错误：无法找到设计工作<核心名称>？

LogiCORE LTE UL信道解码器v2.0

ISE Design Suite11.2中的初始版本。

新功能

• ISE 11.2软件支持
• Virtex-6和Spartan-6器件支持
• 添加PUCCH链
• 增加PUSCH ACK信道
• 增加PUSCH RI频道
• 添加PUSCH CQI信道
• 添加PUSCH信道交织器
• 符合3GPP TS 36.212 v8.5.0多路复用和信道编码规范

已解决的问题

• 没有

已知的问题

• 为什么即使输出FIFO为空，核心也会停止接受数据？请参阅（Xilinx答复35914） 。
• 在某些条件下，字段ACK_IP_SIZE和RI_IP_SIZE看起来太小了（参见Xilinx答复36738） 。
• IP能否从同一子帧中的解码RI解码CQI字段大小？请参阅（Xilinx答复39957） 。

LogiCORE LTE UL信道解码器v1.0

ISE Design Suite 10.1 IP Update 3中的初始版本。

新功能

适用于Virtex-5，Virtex-4和Spartan-3A DSP器件

• 3GPP TS 36.212的信道编码支持UL-SCH
• 具有核心的位精确C模型
• 完全优化速度和面积
• 使用单个时钟完全同步设计

已解决的问题

• 如果传输大小中没有代码块NULL，调制格式为QPSK，并且数据突发到SSCHTB接口，为什么MSCHTB端口上存在传输块故障？请参阅（Xilinx答复31916） 。

已知的问题

• 没有