用于PCI Express的Endpoint Block Plus Wrapper v1.8，端点PIPE v1.7和端点Soft-IP v3.6 – 下游端口模型测试台使用“类型”一词导致System Verilog出现问题

问题描述

“type”一词用在下游端口测试平台文件pci_exp_userap_com.v中。这是System Verilog中的关键字，在编译期间会导致问题。

解决/修复方法

要解决此问题，请执行搜索并替换“type”，将其重命名为其他内容（例如，“frame_type”）。

此问题将在以后的版本中得到纠正。

修订记录

06/18/2008 – 增加了BP v1.8

06/12/2008 – 初始发布