10.1约束系统 – 通过DCM CLK2X端口传播的约束不能正确相移-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1约束系统 – 通过DCM CLK2X端口传播的约束不能正确相移

问题描述

我在输入端限制了DCM的输入,CLKIN_DIVIDE_BY_2设置为TRUE,我给DCM一个固定的PHASE_SHIFT。约束系统为CLK2X生成的传播约束没有考虑到频率加倍;因此,相移只是应有的一半。

解决/修复方法

有两种方法可以解决此问题。第一种是手动约束DCM输出,为DCM的每个输出提供适当的相移。第二种是将环境变量设置为XIL_NGDBUILD_CS = 1。

有关设置环境变量的更多信息,请参阅(Xilinx答复11630)

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