10.1 Virtex-5 PAR  –  IO放置规则更改可能会在10.1 sp1中引入放置失败-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1 Virtex-5 PAR – IO放置规则更改可能会在10.1 sp1中引入放置失败

问题描述

我的设计在之前的版本中运行正常,但现在它在10.1 sp1中失败并出现以下放置错误之一。改变了什么让我的设计失败了?

阶段1.1

错误:位置:820 – Q2TM.pcf第71行:CONFIG DCI_CASCADE =“4,6”不是有效约束。

错误:位置:311 – IOB <IO名称>被锁定到库2中的站点IOB_X1Y111。这违反了SelectIOBank规则。

其他不兼容的IOB可能被锁定到同一个Bank,或者此IOB可能被非法锁定到Vref站点。

错误:位置:1747 – IOB T65被锁定到Bank 5中的站点AM5。这违反了SelectIOBank规则。其他不兼容的IOB可能被锁定到同一个Bank,或者此IOB可能被非法锁定到VREF站点。请咨询SelectIO应用程序节点。

解决/修复方法

“错误:位置:820”可能是由于包规则更改导致Virtex-5检查以防止在CMT中使用DCI_CASCADE。 Virtex-5用户指南的第219页记录了此限制:

http://www.xilinx.com/support/documentation/user_guides/ug190.pdf

错误“ERROR:Place:311”和“ERROR:Place:1747”可能是由于* T_DCI IO标准与非T变体之间的冲突造成的。在9.2i中,IO标准被允许在同一家Bank。后来确定硬件不能一起支持它们。受影响的标准是:

HSTL_II_T_DCI

HSTL_II_T_DCI_18

SSTL18_II_T_DCI

SSTL2_II_T_DCI

有关此更改的更多详细信息,请参阅(Xilinx答复31078)

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