代码如下：
![图片[1]-LATTICE CPLD 软件 DIAMOND 报错” ERROR – osc_clk matches no clock nets in the design.”怎么解决啊 ?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug](/upfiles/15156340934526546.png)
osc_clk，定义的wire类型，这个是cpld的内部晶振产生的
这是个时钟怎么配置，直接用来输出可以吗？
为什么我上面这段代码编译的时候报这个错误：
ERROR – osc_clk matches no clock nets in the design.
这个怎么解决啊 ?
代码如下：
osc_clk，定义的wire类型，这个是cpld的内部晶振产生的
这是个时钟怎么配置，直接用来输出可以吗？
为什么我上面这段代码编译的时候报这个错误：
ERROR – osc_clk matches no clock nets in the design.
这个怎么解决啊 ?
可以输出到管脚io的，你看一下你是不是没有输出到管脚而被优化掉了。
管脚分配的不对，位置不兼容吧。