用于PCI Express v1.6.1的LogiCORE Endpoint Block Plus  – 使用10.1报告x4和x1设计的保持违规-Altera-Intel社区-FPGA CPLD-ChipDebug

用于PCI Express v1.6.1的LogiCORE Endpoint Block Plus – 使用10.1报告x4和x1设计的保持违规

问题描述

在10.1中实现x4和x1 Block Plus Core设计时,Timing Analyzer会报告以下故障:

“保持违规:网络的PERIOD分析”ep / BU2 / U0 / pcie_ep0 / pcie_blk / clocking_i / clkout0“源自NET”sys_clk_c“PERIOD = 10 ns HIGH 50%;除以2.50到4 nS

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保持违规:-0.316ns(要求 – (时钟路径偏斜+不确定性 – 数据路径))

来源:ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_ep(CPU)

目的地:ep / BU2 / U0 / pcie_ep0 / pcie_blk / prod_mim_fixes_I / sync_fifo_mim_I / full(FF)

要求:0.000ns

数据路径延迟:0.131ns(逻辑电平= 1)

正时钟路径偏移:0.234ns

源时钟:trn_clk_c在0.000ns时上升

目标时钟:ep / BU2 / U0 / pcie_ep0 / core_clk在4.000ns上升

时钟不确定度:0.213ns

时间改进向导

数据路径:ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_ep到ep / BU2 / U0 / pcie_ep0 / pcie_blk / prod_mim_fixes_I / sync_fifo_mim_I / full

延迟类型延迟(ns)逻辑资源

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Tpcicko_RXRAM -0.213 ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_ep

net(扇出= 12)0.541 ep / BU2 / U0 / pcie_ep0 / pcie_blk / mim_rx_bren

Tah(-Th)0.197 ep / BU2 / U0 / pcie_ep0 / pcie_blk / prod_mim_fixes_I / sync_fifo_mim_I / data_count_int_not00031

EP / BU2 / U0 / pcie_ep0 / pcie_blk / prod_mim_fixes_I / sync_fifo_mim_I /全

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总计0.131ns(-0.410ns逻辑,0.541ns布线)“

解决/修复方法

这是一个已知问题,计划在10.1 SP3中修复。

修订记录

04/03/2008 – 初始版本

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