10.1 SimPrims – 在VCS Verilog Simulation中,X_IDELAY的输出为“X”Altera_wiki7年前发布30 问题描述 在10.1 VCS Verilog仿真中,simprims库中X_IDELAY组件的输出为“X”。 解决/修复方法 此问题将在10.1 sp2中修复。 FPGAFPGA-CPLDSoCsxilinx赛灵思
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