适用于PCI Express v1.7和v1.7.1的Endpoint Block Plus Wrapper – 适用于ISE 10.1 IP更新1的版本说明和已知问题（IP_10.1.1）

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7年前发布

问题描述

本发行说明和已知问题答复记录适用于ISE 10.1 IP更新1（IP_10.1.1）中发布的Endpoint Block Plus Wrapper v1.7和v1.7.1，并包含以下信息：

– 一般信息

– 新功能

– Bug修复

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

一般信息

重要信息：所有用户必须下载并安装（Xilinx答复30124）中的v1.7.1补丁。此修补程序修复了v1.7中的一些关键问题。请注意，v1.7不是最新版本，实际上比v1.6.1版本旧。下面解决的问题和已知问题对应于v1.7.1版本。

许可要求

从ISE 9.1i SP4 IP Update 2版本开始，用于PCI Express的LogiCORE Endpoint Block Plus需要许可证才能生成和实施核心。此许可证是免费的。

要获得许可证，请访问产品休息室：

http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?iLanguageID=1&sGlobalNavPick=&sSecondaryNavPick=&key=V5_PCI_Express_Block_Plus

新功能

– 没有

已解决的问题

CR447830 – 扩展ROM BAR现已永久禁用。如果访问此BAR，核心将返回UR完成。如果您需要访问扩展ROM BAR，请打开Xilinx技术支持案例并参考此CR编号。

已知的问题

PCI Express的Endpoint Block Plus Wrapper有三个主要组件：

– 用于PCI Express的Virtex-5 FPGA集成模块

– Virtex-5 FPGA GTP / GTX收发器

– Block Plus Wrapper FPGA架构逻辑

每个组件都存在已知问题和限制，如下所述：

用于PCI Express已知限制的Virtex-5 FPGA集成模块

请参阅“用于PCI Express设计的Virtex-5集成端点模块用户指南”

（UG197 – v1.2，2007年12月13日），列出了集成块的已知限制。此信息包含在第4章“已知限制”部分（第76页）中。本指南位于：

http://www.xilinx.com/support/documentation/user_guides/ug197.pdf

Virtex-5 FPGA GTP / GTX收发器

请参阅（Xilinx答复31207）。

Block Plus Wrapper FPGA架构逻辑

– CR 456000 – 链路功能寄存器位10和11设置不正确。这些位指示活动状态电源管理支持的级别。它们应设置为01而不是11.这计划在v1.7中修复。要解决此问题，可以通过将以下内容添加到UCF文件来覆盖Virtex-5 Block for PCI Express上的属性：

INST“ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_ep”LINKCAPABILITYASPMSUPPORT =“01”;

– CR 468765 – 见（Xilinx答复30668）

– CR 469909 – 用于PCI Express的v1.7.1 Block Plus端点包装器对所有器件配置（LXT，SXT和FXT）使用TX缓冲旁路模式。使用TX缓冲器旁路时，有可能随着器件温度显着增加或减少，最初执行的TX相位对齐可能会失败，从而导致链路故障或其他稳定性问题。此问题将在v1.8版本中针对LXT和SXT修复，并且FXT修订将在更高版本中（日期尚未确定）。如果遇到此问题，发出系统复位（将sys_reset_n输入断言到包装器）将导致TX相位对齐再次启动。

CR472588 – 当x8配置中用于PCI Express的集成端点模块接收到两个具有相同序列号的ACK并且同时该块正在将TLP加载到重试缓冲区时，控制重试缓冲区的状态机可以进行进入不良状态，导致发送锁定状态。虽然器件发送具有相同序列号的两个连续ACK是合法的，但这种情况并不常见。仅在与Intel i5000p芯片组进行互操作时才发现此问题，而在其他平台上尚未见到此问题。 Xilinx目前正在验证将此问题的解决方案添加到2008年6月作为10.1 IP更新2的一部分发布的PCI Express v1.8的Endpoint Block Plus Wrapper中。

PIO示例设计

– CR 444221- PIO RX引擎文件包含两个PIO_64_RX_MEM_RD64_FMT_TYPE状态声明。这不应该导致问题，因为综合工具忽略第二个定义。如果确实导致问题，请删除FSM中的第二个声明。

– CR 466393 – PIO TX引擎状态PIO_64_TX_CPL_QW1最终else语句指向PIO_64_TX_CPLD_QW1状态。相反，它应该指向PIO_64_TX_CPL_QW1。它应保留在PIO_64_TX_CPL_QW1中，直到满足上述条件之一，然后返回初始状态PIO_64_TX_RST_STATE。

仿真

– 有关链路训练的长仿真时间，请参阅（Xilinx答复29294）。

UCF文件

– CR 452484：某些x1和x4 UCF文件在未使用的MGT旁边使用MGT时钟输入引脚。 UCF文件的结构使得x1和x4是x8 UCF文件的子集。在x8 UCF文件中，时钟输入引脚旁边的所有GTP始终在使用，但在某些x1和x4设计中，情况可能并非如此。 GTP用户指南指出不应在未使用的MGT旁边输入时钟。这可能会导致不可预测的时钟问题。如果PCI Express未使用，Xilinx建议您使用CORE Generator RocketIO向导为时钟输入旁边的GTP创建虚拟GTP咒语。有关更多信息，请参阅GTP用户指南（UG196）：

http://www.xilinx.com/support/documentation/user_guides/ug196.pdf

正在更正Block Plus Core UCF文件，以便不会发生这种情况。

– CR472341：请参阅（Xilinx答复30888）以获取XC5VLX30TFF665-1的x8 UCF。

– 某些x1，x4和x8设计可能无法满足默认MAP和PAR设置的时序。要获得时序收敛，可能需要使用多个PAR种子或布局规划。通过使用多通道布局布线（MPPR），您可以尝试多个成本表来满足时序要求。有关使用MPPR的更多信息，请参阅以下软件手册中的“开发系统参考指南”：

http://www.xilinx.com/support/library.htm。

您可能还需要布局规划并为设计和核心添加高级放置约束以满足时序要求。

修订记录

2008年6月23日 – 更正了GTP / GTX AR参考（Xilinx答复31207）而不是30632

2008年6月18日 – 将GTP / GTX问题移至（Xilinx答复31207）。

05/06/2008 – 新增CR 472341

05/05/2008 – 新增CR 472588

2008年4月25日 – 初步发布