Virtex-5 GTP RocketIO向导v1.8 – 10.1的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于10.1版本中发布的Virtex-5-GTP RocketIO向导v1.8，包含以下信息：

– 新功能

– Bug修复

– 已知的问题

解决/修复方法

新功能

– ISE 10.1设计工具支持

– 支持Virtex-5 SX240T封装

– IPProtect（secureip）库支持

– Xilinx ISE仿真器（ISim）支持

– SRIO单通道，多通道协议支持

Bug修复

– 如果设计在使用Perl构建脚本时无法满足时序，则不会显示错误消息。

– 启用向导中不存在的SATA自动协商选项 – 如果RXSTATUS编码格式设置为PCI Express，则此选项不可用。

– 改进的GUI措辞“发射器摆动涡轮模式”没有意义。

– 部件选择会导致错误 – 选择V5LX20T-ff323会导致错误。

– LX20T（生产硅）不需要保持时间。

– 缺少设计规则 – 当旁路TX缓冲区时，向导不会确保将各个输出分频器设置为1并使用TXCOMM_OUT。

已知的问题

– 如果将逗号对齐设置为小于数据路径宽度，则可以将传入数据对齐到多个位置。示例设计不考虑这一点，即使正确接收数据，也可能表示错误。

– 在时钟校正的情况下，示例设计中的GTP包装器配置正确，但Block RAM数据没有嵌入的时钟校正字符。

– 在ES芯片中，增加了使TX时序更可靠的逻辑，在312.5 MHz及更高​​结构速率下的时序收敛可能需要付出巨大努力。为获得最佳结果，请使用16位或20位接口，以获得高于1.25 Gbps的线速。

– 10.1存在一个问题，即使用GREFCLK的设计因DRC错误而失败。要解决此问题，需要设置名为XIL_MAP_NO_GT_CLKIN_DRC的环境变量。有关更多详细信息，请参阅（Xilinx答复25316） 。对于使用GREFCLK的设计，已在“build_script.pl”中设置此变量。

– 不支持过采样模式下的RX缓冲旁路。