9.2.01 – 用于DSP的系统生成器 – 当我定制自定义Spartan-3A DSP JTAG硬件协同仿真目标时，为什么我会因大时钟偏差而导致保持时序违规？

问题描述

当我尝试将我的设计生成到硬件cosim块时，由于保持违规而导致PAR中的定时错误，并且没有获得硬件cosim块。

解决/修复方法

当针对JTAG硬件协同仿真目标时，Spartan-3A DSP器件的硬件协同仿真逻辑的一些细微变化会导致该器件的保持时间违规。

这些设计中存在大的时钟偏差，因为这些工具必须考虑驱动BUFGMUX的两个时钟的最坏情况。

要解决此问题，请在板UCF文件中添加两个TIG（Timing IGnore）约束，以忽略两个BUFGMUX中的“单步”时钟。由于该时钟由Simulink驱动的BSCAN逻辑驱动，因此时序并不重要，可以忽略。

1.找到目标板的UCF（即<System Generator安装目录> \ sysgen \ plugins \ compilation \ Hardware Co-Simulation \ my_board \ my_board.ucf）。

2.将以下行添加到约束文件的末尾：

PIN“BUFGMUX_COMP1.I1”TIG;

PIN“BUFGMUX_COMP2.I0”TIG;

3.将更改保存到此文件并重新生成硬件协同仿冒块。