10.1时序Anlaysis  – 你能改变从IOB的三态到输入的路径吗?-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序Anlaysis – 你能改变从IOB的三态到输入的路径吗?

问题描述

你能从IOB的三态到输入吗?

解决/修复方法

当你有一个使用IODELAY元件的双向IOB时,你可以忽略一个有效的三态路径。

该工具识别从ILOGIC到IODELAY到IDDR寄存器的三态信号路径。这是一个有效的路径,但可能会失败时间,可以忽略。您应该应用TIG约束。

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