9.2i EDK,MPMC v3.00b  – 性能监视器中的全局周期计数器依赖于错误的时钟-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2i EDK,MPMC v3.00b – 性能监视器中的全局周期计数器依赖于错误的时钟

问题描述

当使用2:1存储器与PLB时钟比时,全局周期计数器不计入预期的速率。如何确保全局循环计数器有效?

解决/修复方法

此问题是由全局循环计数器运行不正确的时钟,特别是主机PLB控制接口时钟而不是内存时钟引起的。

此问题会影响MPMC2,MPMC v3和MPMC v4.00.a.

您可以通过更正单个时钟进程来解决此问题。将MPMC Core复制到项目目录,并修改hdl / verilog / mpmc_pm_npi_if.v文件,如下所示:

第343行:

更改:

总是@(posedge Host_Clk)

至:

总是@(posedge PI_Clk)

此问题计划在EDK 10.1 Service Pack 1中修复。

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