问题描述
本发行说明和已知问题答复记录适用于ISE 10.1 IP更新1（10.1.1）中发布的内存接口生成器（MIG）v2.2，并包含以下信息：
– 一般信息
– 软件要求
– 新功能
– 已解决的问题
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：
http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf
解决/修复方法
一般信息
MIG不再作为单独下载提供，但现已合并到IP更新中。
MIG v2.2可通过ISE 10.1 IP Update 1（10.1.1）获得。
有关支持的内存接口和频率支持的列表，请参阅MIG用户指南：
http://www.xilinx.com/support/documentation/user_guides/ug086.pdf
软件要求
– ISE 10.1.1
– Synplify Pro 9.0.1支持
– 32位Windows XP
– 32位Linux Red Hat Enterprise 4.0
– 64位/ 32位Linux Red Hat Enterprise 4.0
– 64位XP专业人士
– 32位Vista业务
– 64位SUSE 10
新功能
– Xilinx ISE 10.1.1软件支持。
– 支持所有FPGA系列的DDR2 SDRAM接口的奇梦达内存部件。
– Virtex-5 FPGA中的多接口支持（最多8个），用于DDR2 SDRAM和QDRII SRAM设计。
– 支持将MIG 1.73或以下版本的UCF文件更新到当前版本。
– VELex-4和Virtex-5设计的UCF文件中提供了IDELAYCTRL LOC约束。
已解决的问题
– 更新了MIG用户指南
CR编号：458623 – 添加了有关多控制器支持的更多信息。
CR编号：444312 – 在“内存实施指南”部分添加了新的“时序分析”部分。本节提供有关数据有效窗口的信息，电子表格所在的位置以及应该使用它们的原因。
CR编号：457475 – 添加了有关Spartan设计的写入管道阶段选项的信息。
– 调试启用功能允许用户为DQS选择不同的抽头值，并使用VIO回送信号。
CR编号：455754
– 选择了不支持的综合工具时，MIG会生成警告消息。
CR编号：458627
– Syn_noprune Synplicity属性被syn_preserve替换，以防止特定寄存器被优化。
CR编号：466160
– 在GUI中添加了“DCI Cascading”选项的更多描述。
CR编号：467112
– MIG支持CORE Generator中的“在当前项目设置下重新自定义”选项。
CR编号：458489
– MIG现在为’compatible_ucf’文件夹中的所有选定“兼容FPGA器件”生成UCF文件。
CR编号：458436
– “读取UCF文件”选项现在默认为先前加载的UCF路径。
CR编号：456703
– DDR2 / DDR SDRAM的默认存储器部分是在GUI中设置x8而不是x4。
CR编号：466295
– 许可协议页面已在GUI中移动。它现在位于摘要页面之后。
CR编号：467023
– MIG GUI最后一页上的“关闭”按钮被替换为“完成”。
CR编号：458493
– MIG在用户选择的Bank中正确分配用于DCI级联的masterbank_sel引脚。以前，此引脚已分配给特定配置中的未选择Bank。
CR编号：458600
– 增加了对Virtex-5 SX240T器件的支持。
CR编号：466136
– 针对144位ECC设计的usr_rd.v / .vhd文件中的Virtex-5的DDR2 SDRAM设计中的已解决错误，这在综合期间导致多源错误。有关详细信息，请参阅（Xilinx答复30702） 。
– 在Virtex-5 DDR2 SDRAM UCF中提供了关于DQS门上MAXDELAY约束的注释。这些提供了关于如何以及是否可以放宽约束的指南。
CR编号：452234
– 解决了Virtex-5 DDR2 SDRAM第4阶段校准算法的问题，该算法可能导致连续读取突发序列的第一个或最后一个字的数据损坏。有关详细信息，请参阅（Xilinx答复30410） 。
CR编号：467222
– 解决了Virtex-5 DDR2设计问题，该问题导致MAP期间的包装错误与LUTNM组合有关。有关详细信息，请参阅（Xilinx答复30129） 。
– 包含V5 DDR2 ML561板文件的ChipScope调试端口。
CR编号：453749
– 删除了V5 DDR SDRAM设计中的MAX_FANOUT属性。这解决了时间错误。
CR号码：458171
– MIG为Virtex-4和Virtex-5设计生成IDELAYCTRL LOC约束。以前，设计实例化了一个IDELAYCTRL并允许工具根据需要进行复制。这导致多控制器设计或具有额外IDELAYCTRL实例化的设计出现问题。
CR编号：452345
– 在Spartan-3代设计的批处理文件中设置环境变量“XIL_ROUTE_ENABLE_DATA_CAPTURE”不是必需的。
CR编号：456399
– 在所有Spartan-3系列设计中，BUFGMUX都被BUFG取代。
CR编号：455439
– 对于所有Spartan-3系列设计，用户可以在ar_done信号置位后的时钟周期内置位命令。
CR编号：467070
– 对于Spartan-3代设计，tapfordqs信号的默认值在cal_ctl模块中正确设置为tap1。以前对于特定的顶部/底部库配置不正确。
CR编号：468632
– 选择顶部/底部存储体的Spartan-3系列设计的读取时序分析包括正确数量的LUT。
CR编号：468631
– 读取时序分析中的存储器不确定性针对Spartan-3系列设计进行了校正。
CR编号：468616
– 从Virtex-4 DDR2 SDRAM直接时钟设计参数文件中删除了未使用的参数READENABLE，DEEP_MEMORY，DATABITSPERMASK和NO_OF_CS。
CR编号：458282
已知的问题
以下是此核心v2.2的已知问题。这些问题都将在MIG v2.3中得到解决。
所有 多控制器 设计 ：
– 验证不支持UCF / Update Design。
– 不支持仿真测试台。
– 当GUI中选择了四个以上的控制器时，引脚分配需要更多时间。由于MIG支持动态引脚分配，因此每次进行存储区选择时，MIG都会将引脚重新分配给所有控制器。
Virtex-5 多控制器 设计
– 不支持使用Core Generator批处理模式使用DDR2 SDRAM和QDRII生成多控制器设计。在此多控制器组合中使用此模式将导致生成不正确的rtl文件。
– QDRII / DDR2多控制器设计不包括用户测试平台（用户应用程序）中两个接口的时钟和复位信号。需要手动修改。有关详细信息，请参阅（Xilinx答复30789） 。
MIG工具
– 奇梦达512 Mb器件有两个不同的版本。 2007年1月9日之前和之后发布的器件.MIG支持2007年1月9日之后发布的器件。如果使用此日期之前发布的器件，则必须使用“创建自定义部件”选项作为tRAS（ACTIVE-to -PRECHARGE命令时间）和tRC（ACTIVE-to-ACTIVE（同一组）命令时间）
两个产品之间的参数值不同。
– MT18HTF25672PDY-53E是x8器件，MT18HTF25672Y-53E是x4器件。 MIG仅表示PDY / Y为XXX，不清楚该部分是x4还是x8。 MIG将指定确切的部分，而不是在v2.3中使用XXX。
– 如果在为tRAS，tRP和tWR创建自定义奇梦达零件时输入浮动值，则MIG在存储器模型中输出不正确的时序参数值。 MIG用额外的小数点后跟两个零来写出这些参数。例如，对于tRP值11.25，模型中的工具输出为11.25.00。这会导致仿真失败。
Virtex-5 QDRII
– 更新MIG v1.73或更早版本的设计需要手动修改更新的UCF / rtl文件以考虑CQ_n（CQ＃）引脚。有关详细信息，请参阅（Xilinx答复30782） 。
– 对QDRII x36设计使用更新UCF功能需要手动修改。有关详细信息，请参阅（Xilinx答复30785） 。
– 当主存储库用于DCI_CASCASE时，验证UCF无法正常工作。当“masterbank_sel_pin”未分配给主库时，应生成错误消息。
– 使用Reserve Pins选项时，x18 36位设计的引脚分配不正确。有关详细信息，请参阅（Xilinx答复30786） 。
– 选择DCI级联时，主存储区中至少需要一个输入引脚。 MIG在主库中分配一个虚拟输入引脚以满足此要求。在地址或写数据库中选择主存储区时，MIG会根据需要正确分配此附加引脚。但是，如果在数据读取库中选择了主库，则不需要。但是，MIG仍然会分配额外的引脚。
– 当数据读取存储区位于x18 36位设计的两个不同列中时，UCF中的DCI_CONFIG设置不正确。有关详细信息，请参阅（Xilinx答复30788） 。
Virtex-4 DDR2
– 直接时钟深度设计 – 双级部件不支持ODT。
– 直接时钟设计 – 当选择双列部分时，GUI允许深度选择1,2或4.由于器件是双列，因此不应选择深度1。
– 以下器件的SerDes设计预设配置无法满足时序要求：
– xc4vfx60-ff1152
– xc4vlx80-ff1148，
– xc4vfx140-ff1517
– xc4vlx160-ff1148
Virtex-4 DDR
– 在当前设计中，每个库完成校准。存储体可能具有多个DQS和相关的DQ位，但校准仅在一个DQS上执行。结果延迟应用于其他DQS的所有DQ位。该方案可能无法在所有频率，特别是较低频率下可靠地工作。要解决此问题，应为每个DQS分组复制校准块。
Spartan-3代DDR / DDR2
– 生成的UCF包含以下不必要的约束，可以从UCF中删除：
NET“* memcore / top_00 / data_path0 / dqs_delayed_col *”TNM_NET =“dqs_clk”;
NET“* memcore / top_00 / data_path0 / data_read0 / gen_strobe * strobe / wclk *”TNM_NET =“fifo_clk”; TIMESPEC“TS_DQS_CLK”=
从“dqs_clk”到“fifo_clk”5 ns DATAPATHONLY
– DDR设计不支持突发长度= 2。有关详细信息，请参阅（Xilinx答复30794） 。
– 当选择顶部/底部存储体时，用于较大Spartan-3器件的DDR / DDR2 SDRAM设计不满足133 MHz。有关详细信息，请参阅（Xilinx答复30679） 。
– 写/读指针算法问题可能导致FIFO数据丢失。有关详细信息，请参阅（Xilinx答复30796） 。
– 通过GUI禁用数据掩码时，MIG应删除驱动掩码信号的OBUF。但是，这种情况并没有发生。在顶级实例中，dm信号保持打开状态。由于OBUF实例化，工具分配引脚来屏蔽信号。如果存在I / O标准不匹配，则可能会产生PAR错误。在这种情况下，需要删除OBUF实例化。
– Spartan-3A和Spartan-3AN器件引脚兼容;但是，目前MIG尚未启用此功能。
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