9.2 System Generator for DSP  – 使用SIMD时,为什么DSP48E的输出会间歇性地错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2 System Generator for DSP – 使用SIMD时,为什么DSP48E的输出会间歇性地错误?

问题描述

当我使用SIMD功能时,为什么从DSP48e中得到错误的结果?

解决/修复方法

SIMD(单输入,多数据)选项允许用户对DSP48E的内部ALU进行分区。在某些情况下,带有SIMD功能的DSP48E模块的System Generator for DSP将产生不正确的结果。

这是System Generator for DSP仿真模型的一个问题,以及DSP48E模块如何仿真SIMD功能。虽然这在Simulink环境中运行不正常,但实现的DSP48E将按预期运行。

要解决此问题,请选择DSP48E的CARRYOUT端口。它不必使用或分配,但必须存在于块的掩码中。这不会在硬件中使用任何其他资源。

这个已知问题将在System Generator for DSP的未来版本中得到解决。

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