9.2 Unisim – BUFGCE VHDL Unisim模型的输出延迟一个时钟周期

问题描述

关键词：BUFGCE，VHDL，UNISIM，模型

当我使用BUFGCE原语执行VHDL仿真时，我可以看到时钟未在输出（O）上显示，直到时钟上升沿，如果在输入时钟的下降沿之后使能信号（CE）被置位（一世）。我该如何解决这个问题？

解决/修复方法

这是一个已知问题，该模型将在10.1 Sp2中修复。如果您需要在Service Pack之前提供解决方案，请联系Xilinx技术支持http://www.xilinx.com/support/mysupport.htm 。