LogiCORE DDS(直接数字综合器)编译器v2.1  – 为什么多通道实现的相位调整不能正常工作?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE DDS(直接数字综合器)编译器v2.1 – 为什么多通道实现的相位调整不能正常工作?

问题描述

当我将新的相位值写入特定通道的相位偏移寄存器时,该通道的输出不会反映此更改。

解决/修复方法

这是DDS v2.1的已知问题,将在核心的下一版本中得到解决。

在具有相位偏移的多通道设计中,存在这样的情况:通道N的相位调整值实际上将应用于通道N-1(模数通道)。例如,在三通道设计(通道0,1和2)中,相位偏移的初始值和通道1的任何动态编程的相位偏移值将应用于通道0,2到1和0到2 。

此缺陷仅适用于以下情况:(通道数> 1)AND(相位偏移恒定或可编程)AND(DSP48使用最小OR(DSP48使用最大且延迟最大或小于最大值))。最大延迟是延迟分配自动时的值。

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