10.1.00  – 用于DSP的System Generator  – 如果我的设计不使用全速率系统时钟并且DCM选项用于“多速率实现”,那么我的行为仿真会出现不匹配-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1.00 – 用于DSP的System Generator – 如果我的设计不使用全速率系统时钟并且DCM选项用于“多速率实现”,那么我的行为仿真会出现不匹配

问题描述

如果我的设计不使用全速率系统时钟并且DCM选项用于“多速率实现”,那么我的行为仿真会出现不匹配。

解决/修复方法

这是一个已知的问题,即由于设计中使用的最快时钟较慢,测试平台由全速系统时钟驱动。这会导致行为仿真不匹配。

您可以通过在设计中添加“虚拟”寄存器来解决此问题,该寄存器以完整的系统速率运行。

此问题将在System Generator的未来版本中得到解决。

有关所有System Generator for DSP已知问题的列表,请参阅(Xilinx答复29595)

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