问题描述
DDS编译器取代所有先前发布的Xilinx正弦 – 余弦查找表（Sin Cos LUT）内核，包括LogiCORE正弦余弦查找表（Sin Cos LUT）v5.0。
有关LogiCORE DDS（直接数字综合器）编译器发行说明和已知问题的详细列表，请参阅（Xilinx答复29976） 。
本答复记录包含CORE Generator LogiCORE正弦余弦查找表（Sin Cos LUT）核心的发行说明和已知问题列表。
针对每个版本的核心列出以下信息：
– 新功能
– Bug修复
– 已知的问题
LogiCORE正弦余弦查找表（Sin Cos LUT）休息室：
http://www.xilinx.com/products/ipcenter/Sine_Cosine_Look_Up_Table.htm
解决/修复方法
一般LogiCORE正弦余弦查找表（Sin Cos LUT）问题
– N / A.
LogiCORE正弦余弦查找表（Sin Cos LUT）v5.0
ISE 6.3i IP Update 3中的初始版本
新功能
– 为Virtex-4 FPGA添加了支持
Bug修复
– N / A.
已知的问题
– （Xilinx答复21518）为什么对称情况下数据手册中的公式3引用了-2 ^（n-2）到+ 2 ^（n-2）-1的动态范围？
– （Xilinx答复30626）当使用ISE仿真器，NC-Sim与CIC编译器，DDS编译器或Sine Cosine LUT IP时，为什么行为仿真和翻译后仿真之间存在不匹配？
LogiCORE正弦余弦查找表（Sin Cos LUT）v4.2
ISE 5.1i IP Update 1中的初始版本
新功能
– 为Spartan-3添加了支持
– 重新设计以提高性能
– 添加了对称输出选项。使用额外的整数位，使有效输出范围为-1.0到+1.0而不是-1.0到几乎+1.0。
Bug修复
– N / A.
已知的问题
– （Xilinx答复12596）为什么MAP失败并出现“ERROR：Pack：679 – 无法遵守设计约束”。
– （Xilinx答复30626）当使用ISE仿真器，NC-Sim与CIC编译器，DDS编译器或Sine Cosine LUT IP时，为什么行为仿真和翻译后仿真之间存在不匹配？
LogiCORE正弦余弦查找表（Sin Cos LUT）v4.1
ISE 4.2i IP Update 2中的初始版本
新功能
– N / A.
Bug修复
– N / A.
已知的问题
– （Xilinx答复12596）为什么MAP失败并出现“ERROR：Pack：679 – 无法遵守设计约束”。
– （Xilinx答复30626）当使用ISE仿真器，NC-Sim与CIC编译器，DDS编译器或Sine Cosine LUT IP时，为什么行为仿真和翻译后仿真之间存在不匹配？
LogiCORE正弦余弦查找表（Sin Cos LUT）v4.0
ISE 4.1i IP Update 1中的初始版本
新功能
– 为Virtex-II Pro和Spartan-IIE增加了支持
Bug修复
– 增强的Verilog警告，包括时间和层次结构信息
已知的问题
– （Xilinx答复12596）为什么MAP失败并出现“ERROR：Pack：679 – 无法遵守设计约束”。
– （Xilinx答复30626）当使用ISE仿真器，NC-Sim与CIC编译器，DDS编译器或正弦余弦LUT IP时，为什么行为仿真和翻译后仿真之间存在不匹配
LogiCORE正弦余弦查找表（Sin Cos LUT）v3.0
ISE 3.3 IP更新3中的初始版本
新功能
– 为Virtex-II添加了支持
Bug修复
– N / A.
已知的问题
– （Xilinx答复12599） 4.1i CORE发生器使用Block ROM时不生成正弦/余弦查找表v3.0
LogiCORE正弦余弦查找表（Sin Cos LUT）v2.1
ISE 3.2 IP更新2中的初始版本
新功能
– N / A.
Bug修复
– N / A.
已知的问题
– （Xilinx答复7441） “错误：无法找到核心Sine-Cosine_Look-Up_Table库| Xilinx | xc4000_all”
– （Xilinx答复10463）安装D_IP2后，我无法选择Sine-Cosine查找表进行生成（4000和Spartan系列）。
LogiCORE正弦余弦查找表（Sin Cos LUT）v2.0
ISE 3.1 IP Update 1中的初始版本
新功能
– 支持Spartan-II，Virtex和Virtex-E
– 用户可选择分布式或块存储器中的表值存储选项
– 支持THETA输入宽度3到10位
– 支持4至32位的输出正弦/余弦宽度
– 自动选择四分之一波存储和全360度波存储，以实现最高效的实施
– 可变流水线选项，以提高整体时钟速率
Bug修复
– N / A.
已知的问题
– （Xilinx答复7128） 2.1i CORE Generator树中缺少Sine Cosine LUT模块
– （Xilinx答复9218）为什么在编译sincos_v2_0.v时会出现“ERROR：在关闭所有`endif指令之前遇到源代码结束”？
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