LogiCORE光纤通道v3.3 – ISE 10.1初始IP更新（IP_10.1.0）的发行说明和已知问题

问题描述

本答复记录包含在ISE 10.1初始IP更新中发布的LogiCORE光纤通道v3.3核心版本，包括以下内容：

– 新功能

– Bug修复

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP发行说明指南”，网址为：http：//www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

新功能

– ISE 10.1i软件支持

Bug修复

– 数据表更改为DS270 – 数据表与另一个核心（CR 445950）具有相同的代码。

– 针对V5的多速核心仿真 – 需要增强示例设计（CR 445671）。

– 从Verilog时序仿真中删除了glbl.v – glbl模块现在出现在网表（CR 449547）中。

– 更新了GTP参数 – 更改了PMA_RX_CFG值以排除二阶环路滤波器（CR 453093）。

– Virtex-5示例设计中的编码可能导致CRC错误在硬件中50％的时间内未被检测到。有关更多信息，请参阅（Xilinx答复29985） （CR 456574）。

– 统计块中的加速数据路径（CR 456319）。

已知的问题

– 对于Virtex-II Pro电路板设计以避免BER故障，确保电路板符合Virtex-II Pro MGT规范非常重要。有关更多信息，请参阅（Xilinx答复25035） 。