嵌入式三态以太网MAC包装器（Virtex-4）v4.6 – ISE 10.1初始IP更新（IP_10.1.0）的发行说明和已知问题

问题描述

本答复记录包含ISE 10.1初始IP更新中发布的LogiCORE嵌入式三态以太网MAC Wrapper v4.6的发行说明。它包括以下内容：

– 新功能

– Bug修复

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP发行说明指南”，网址为：http：//www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

新功能

– ISE 10.1i软件支持

– 新的16位客户端示例设计以2 Gbps运行

– 更新了Virtex-4 GT11重置/初始化状态机以匹配最新建议

Bug修复

– 使用示例设计本地链路RX FIFO时，切换rd_dst_rdy_n时可以读取不正确的数据。有关更多信息，请参阅（Xilinx答复29660） 。

– 如果未在Synplify中编码为单热，则Virtex-4 GT11初始化块可能会出现毛刺。此问题不会影响XST。有关更多信息，请参阅（Xilinx答复25469） 。

– 在仿真脚本中，$ Xilinx已更改为$ env（Xilinx）以获得更好的TCL支持。

– 现在，为GUI中的UNICAST_PAUSE_ADDRESS输入的地址正确写入包装器。

– 如果未在Synplify中编码为单热，则Virtex-4 GT11初始化块可能会出现毛刺。此问题不会影响XST。有关更多信息，请参阅（Xilinx答复25469） 。

已知的问题

1.当使用16位1000BASE-X接口时，功能仿真可能会因TEMAC读取错误数据而失败。这将通过10.1i中更新的UniSim库进行修复。使用任何8位接口时，这不是问题。

2.在10.1 SimPrims中，X_IDELAY的输出在VCS Verilog Simulation中为’X’。有关更多信息，请参阅（Xilinx答复30646） 。

3.在10.1 SimPrim Post-PAR时序仿真中，仿真并不总是按预期工作。有关更多信息，请参阅（Xilinx答复30815） 。

4.在1000BASE-X或SGMII模式下，环回可能会失败。有关更多信息和解决方法，请参阅（Xilinx答复30574） 。

5. （Xilinx答复32186） 16位1000BASE-X Verilog RX FIFO可能会错误地溢出。

6. （Xilinx答复31860） Virtex-4 / Virtex-5嵌入式三态以太网MAC – 从10/100 Mbps切换到1G GMII操作的问题