LogiCORE三态以太网MAC v3.5 – ISE 10.1初始IP更新（IP_10.1.0）的发行说明和已知问题

问题描述

本答复记录包含在ISE 10.1初始IP更新中发布的LogiCORE三态以太网MAC v3.5核心版本，其中包括以下内容：

– 新功能

– Bug修复

– 已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP发行说明指南”，网址为：http：//www.xilinx.com/support/documentation/user_guides/xtp025.pdf。

解决/修复方法

新功能

– ISE 10.1设计工具支持

– Virtex-5 FXT支持

– VCS仿真器支持

– 增加了对控制帧的支持> = 64字节

Bug修复

– 如果rd_dst_rdy_n已置为无效，则可以从RX LL FIFO中读取不正确的数据，请参阅（Xilinx答复29660） 。

– 现在使用frame_in_fifo信号的流水线版本来确保有效的帧数据。

– 添加了rx_clock缺少周期约束，请参阅（Xilinx答复29935） 。

– 这可能会影响一些实施GMII的家庭（CR 456603）。

已知的问题

– 未使用时钟使能选项时，数据手册中的器件利用率表报告2个块RAM。核心网表不再使用这些Block RAM。在核心的块级包装器文件中，在任何配置中都不使用Block RAM。

– 使用RGMII和Spartan-3系列器件时，示例设计具有缺失周期约束。有关更多信息，请参阅（Xilinx答复30644） 。

– 在10.1 SimPrims中，X_IDELAY的输出在VCS Verilog Simulation中为“X”。有关更多信息，请参阅（Xilinx答复30646） 。

– 在10.1 SimPrim Post PAR时序仿真中，仿真并不总是按预期工作。有关更多信息，请参阅（Xilinx答复30815） 。