问题描述
本答复记录包含在ISE 10.1初始IP更新中发布的LogiCORE以太网1000BASE-X PCS / PMA或SGMII v9.1核心的发行说明。它包括以下内容：
– 新功能
– Bug修复
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP发行说明指南”，网址为：http：//www.xilinx.com/support/documentation/user_guides/xtp025.pdf。
解决/修复方法
新功能
– ISE 10.1i软件支持
– Virtex-5 FXT支持
– Verilog的VCS仿真器支持（仅限Linux）
– 更新了Virtex-5 GTP参数：更改了PMA_RX_CFG值以排除二阶环路滤波器
– 更新了Virtex-4 GT11重置/初始化状态机以匹配最新建议
Bug修复
– 如果未在Synplify中编码为单热，则Virtex-4 GT11初始化块可能会出现毛刺。此问题不会影响XST。有关更多信息，请参阅（Xilinx答复25469） 。
– ISE Project Navigator GUI：核心生成失败
– CR 453910：在ISE Project Navigator GUI中使用带有TBI的SGMII标准时，核心将无法生成。当CORE Generator作为独立工具运行时，核心将成功生成。这已经解决了。
已知的问题
1. Virtex-5 LXT ES芯片要求在结构和GTP之间发送信号进行注册和锁定，以满足时序要求。这些寄存器不包含在核心版本v9.1中。如果正在使用LXT / SXT ES芯片，则可以使用GTP向导重新生成RocketIO包装器文件。有关更多信息，请参阅使用内核生成的UG155的RocketIO收发器逻辑部分。
2. Virtex-5功能或定时仿真。在（UniSim）功能仿真或（SimPrim）时序仿真中，如果TXPOWERDOWN＃_IN为“X”，则这导致GTP输出TXN / TXP始终为“X”。如果TXPOWERDOWN＃_IN永远不会转到“X”，则看不到问题。有关更多信息，请参阅（Xilinx答复24677） 。
3.在10.1 SimPrims中，X_IDELAY的输出在VCS Verilog Simulation中为’X’。有关更多信息，请参阅（Xilinx答复30646） 。
4.在10.1 SimPrim Post PAR时序仿真中，仿真并不总是按预期工作。有关更多信息，请参阅（Xilinx答复30815） 。
5. Virtex-5 GTX VCS Verilog功能和时序仿真错误输出并未完成。有关更多信息和解决方法，请参阅（Xilinx答复30647） 。
6.自核心发布以来，GTX包装器已经有一些属性更新。有关更多信息，请参阅（Xilinx答复30577） 。
7. GTX OOBDETECT_THRESHOLD_0属性已更新。有关更多信息，请参阅（Xilinx答复32261） 。
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