适用于PCI Express v1.6和v1.6.1的Endpoint Block Plus Wrapper-适用于ISE 10.1初始IP更新的发行说明和已知问题（IP_10.1.0）

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6年前发布

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问题描述

本发行说明和已知问题答复记录适用于ISE 10.1初始IP更新（IP_10.1.0）中发布的Endpoint Block Plus Wrapper v1.6和v1.6.1，并包含以下信息：

一般信息
新功能
Bug修复
已知的问题

有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP版本说明指南”：

http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

一般信息

重要信息：所有用户必须下载并安装（Xilinx答复30124）中的v1.6.1补丁。

此补丁修复了v1.6中的一些关键问题。

以下已解决的问题和已知问题是v1.6.1，与v1.6无关。

许可要求

从ISE 9.1i SP4 IP Update 2版本开始，用于PCI Express的LogiCORE Endpoint Block Plus需要许可证才能生成和实施核心。

此许可证是免费的。

要获得许可证，请访问产品休息室：

http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?iLanguageID=1&sGlobalNavPick=&sSecondaryNavPick=&key=V5_PCI_Express_Block_Plus

ES硅

有关使用此内核定位Virtex-5工程样品（ES）芯片的信息，请参阅（Xilinx答复24697）。

新功能

ISE 10.1软件支持
增加了对Virtex-5 FXT器件的支持
为新的Virtex-5 LXT（20,155）部件添加了UCF
添加了GUI可配置的GTP / GTX发射器设置
添加了新的引脚cfg_err_cpl_rdy_n – cfg_err接口的新节流信号。

已解决的问题

– CR451293：示例设计清理

删除了在ISE环境中阻止示例设计使用的模块名称的`define用法。

– CR449622：仿真链接问题

解决了在运行x8内核的默认仿真时核心未链接的问题。

– CR445024：PIO示例设计在硬件平台中无法进行内存字节测试

当进行非DWORD访问时，PIO示例设计返回带有损坏数据的CplD。

– CR448940：需要在cds.lib中定义工作构造以进行NC-Sim仿真

运行NC-Sim时，脚本文件不会将工作库构造添加到cds.lib文件中。

“入门指南”和“用户指南”中提供了要解决的说明。

– CR456831：turn_off_upper_lanes.pl中的错误x8 VHDL流的Perl脚本

turn_off_upper_lanes.pl中的搜索模式不正确用于8通道VHDL流的Perl脚本。

– CR458537：由于缺少数据信用而导致TX传输问题

针对“由于缺乏数据信用而导致的TX传输问题”实施的解决方案已知集成块中的限制。

此问题导致集成块在某些条件下挂起。

解决方法可确保不会出现这些情况。

您不必对逻辑进行更改，因为此修复完全在Block Plus包装器内。

已知的问题

PCI Express的Endpoint Block Plus Wrapper有三个主要组件：

用于PCI Express的Virtex-5 FPGA集成模块
Virtex-5 FPGA GTP收发器
Block Plus Wrapper FPGA架构逻辑

如下所述，每个组件都存在已知问题和限制：

用于PCI Express已知限制的Virtex-5 FPGA集成模块

请参阅“用于PCI Express设计的Virtex-5集成端点模块用户指南”

（UG197 – v1.2，2007年12月13日），列出了集成块的已知限制。

此信息包含在第4章“已知限制”部分（第76页）中。

本指南位于：

http://www.xilinx.com/support/documentation/user_guides/ug197.pdf

Virtex-5 FPGA GTP收发器

以下是有关GTP收发器与PCI Express集成模块接口的已知问题。

收发器从Rx.L0s退出

当GTP收发器退出Rx.L0s时，块将忽略FTS-FTS-COM-SKP通道绑定序列中SKP符号之后的有效数据的最多8个符号时间。

TX路径输入L0和接收的数据包

当核心的TX路径进入L0并且链路伙伴发送分组时，转换回L0以发送ACK非常长，导致链路伙伴重放该分组。

GTP重置

在仿真GTP复位时，TX输出保持驱动的最后逻辑值，而不是将TXp和TXn驱动为X，1或0。

报告8B / 10B错误

通过将RXSTATUS [2：0]设置为3’b100，将RXDATA [7：0]设置为8’hFE并将RXCHARISK设置为1，GTP收发器需要发出8B / 10B错误信号。

从L0退出时的通道绑定

当链路从L0s转换到L0时，在多通道链路上存在信道绑定的问题。

“EP / BU2 / U0 / pcie_ep0 / pcie_blk / SIO / .pcie_gt_wrapper_i / icdrreset <7：0>”。

这些锁存器是预期的并且是核心正确操作所必需的。

仿真电气空闲

在仿真期间，每个链路伙伴在某些时间需要仿真驱动电气空闲。（Xilinx答复29294）在与Xilinx下游端口模型接口进行仿真时出现类似问题。

仿真GTP重置

在仿真GTP复位时，TX输出保持驱动的最后逻辑值，而不是将TXp和TXn驱动为X，1或0。

Block Plus Wrapper FPGA架构逻辑

– CR 456000 – 链路功能寄存器位10和11设置不正确。

INST“ep / BU2 / U0 / pcie_ep0 / pcie_blk / pcie_ep”LINKCAPABILITYASPMSUPPORT =“01”;

-CR 468765 – 参见（Xilinx答复30668）

-CR 469909 – 用于PCI Express的v1.6.1 Block Plus端点包装器对所有器件配置（LXT，SXT和FXT）使用TX缓冲旁路模式。

PIO示例设计

– CR 444221- PIO RX引擎文件包含两个PIO_64_RX_MEM_RD64_FMT_TYPE状态声明。

– CR 466393 – PIO TX引擎状态PIO_64_TX_CPL_QW1最终else语句指向PIO_64_TX_CPLD_QW1状态。

仿真

– 有关链路训练的长仿真时间，请参阅（Xilinx答复29294）。

UCF文件

– CR 452484：某些x1和x4 UCF文件在未使用的MGT旁边使用MGT时钟输入引脚。

http://www.xilinx.com/support/documentation/user_guides/ug196.pdf

正在更正Block Plus Core UCF文件，以便不会发生这种情况。

– 某些x1，x4和x8设计可能无法满足默认MAP和PAR设置的时序。

http://www.xilinx.com/support/library.htm。

您可能还需要布局规划并为设计和核心添加高级放置约束以满足时序要求。

文档

– CR 456008：用户指南指出，如果与链接伙伴的通信丢失，则trn_rsrc_dsc_n断言。

修订记录

04/16/2008 – 为已解决的问题添加了CR458537。已将CR469909添加到已知问题中。

04/03/2008 – 新增CR468765。

03/24/2008 – 答复记录的初始发布。

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