问题描述
本发行说明适用于10.1 IP Update 1中发布的通用分组无线接口（CPRI）v1.2，包含以下信息：
– 新功能
– Bug修复
– 一般信息
– 已知的问题
有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“IP发行说明指南”， 网址为： http ： //www.xilinx.com/support/documentation/user_guides/xtp025.pdf
解决/修复方法
新功能
– ISE 10.1软件支持
– Slave Timing启用管理配置位
v1.2中的错误修复
– CR 447048：TX PLL重新编程会导致simprims仿真出现问题
– CR 449569：以太网FIFO – 非常短的帧存放在接收FIFO中
– CR 449561：更改rx_sync_count电路以重置DCM，而不是重新启动相位对齐
– CR 449543：CMT PLL锁定信号在复位后对100 us无效
– CR 448949：不能再使用PLL_TXDIVSEL_OUT – 使用PLL_TXDIVSEL_COMM_OUT
– CR 448948：延长tx_sync程序
– CR 446096：从器件需要阻止发送，直到外部PLL锁定且稳定
– CR 449704：将同步器模块添加到gtp_and_clocks，tx_clk_gen和rx_clk_gen
– CR 450618：重新组织和简化了时钟状态信号的同步
– CR 451118：看门狗定时器复位同步到错误的时钟
– CR 449225：wr_fifo_go用于cdc_fifo.vhd中错误的时钟域
– CR 449570：以太网块中的packet_empty和fifo_empty信号中的时域交叉问题
– CR 456457：防止tx_modules，rx_modules，tx_ctrl，tx_eth_cpri中时钟交叉寄存器的移位寄存器推断
– CR 456466：在tx_modules，rx_modules，tx_ctrl，tx_eth_cpri中为时钟交叉寄存器添加了ASYNC_REG属性
– CR 456614：导致保持时间问题的错误路径
v1.2中的已知问题
– CR 467345：当发生RAI引起的事件（信号丢失或帧丢失）时，核心立即停止发送。 （Xilinx答复30548） 。
– CR 454889：将C_R21_TIMER设置为false不会省略FIFO传输时间测量电路。这不会影响核心的功能，但会导致资源利用率略有增加（41个切片，71个Reg，64个LUTS，28个LUTRAM）。
– （Xilinx答复32516） LogiCORE CPRI v1.2 – 默认从属CDC FIFO深度太小
v1.1中的已知问题
CPRI v1.1现已过时。请升级到v1.2。
有关CPRI v1.1的已知问题。请参阅（Xilinx答复29162）
没有回复内容