10.1时序分析器/交叉探测 – “显示已翻译的路径……”列在我的无分区设计中,但它没有做任何事情-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序分析器/交叉探测 – “显示已翻译的路径……”列在我的无分区设计中,但它没有做任何事情

问题描述

对于没有分区的设计,此选项已启用,但对于无分区设计,此选项应显示为灰色,直到该功能可用。如果我单击该选项,Tech视图会出现,但它是空的。

解决/修复方法

此问题已在最新的10.1 Service Pack中修复,可在以下位置获得:

http://www.xilinx.com/support/download/index.htm

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