9.2i EDK SP2  –  plbv46_opb_bridge_v1_00_a,SPLB_Clk接地-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2i EDK SP2 – plbv46_opb_bridge_v1_00_a,SPLB_Clk接地

问题描述

EDK 9.2 sp1(EDK_Jm.16 + 0)不会自动将plbv46_opb_bridge外设的SPLB_Clk端口连接到连接的PLB总线(PLB_Clk)。端口连接到GND,并且PlatGen中没有错误或警告。 SPLB_Clk未显示在已过滤的PORTS列表(系统程序集视图)中。

解决/修复方法

请将此信号手动连接到MHS中的PLB_CLK。

该问题已得到修复,可在以下网址的EDK 9.2i Service Pack 2中找到:

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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