9.2i EDK SP1 – plbv46_pcie_v1_00_a，使用Base System Builder构建系统时，MPLB_Clk被错误地分配给pcie核心中的'net_gnd'

问题描述

MPLB_Clk端口在_hdl.mpd文件中没有SIGIS = CLK标记，这会导致在使用Base System Builder构建系统时将MPLB_Clk分配给net_gnd。可以通过编辑“.mhs”文件并删除与MPLB_Clk端口的net_gnd连接并将MPLB_Clk端口重新连接到系统PLB时钟源（例如，PCIe_UserClk）来解决该问题。

解决/修复方法

下面是“plbv46_pcie”下MHS文件中的一个片段，它将MPLB_Clk端口连接到系统PLB时钟源。

PORT MPLB_Clk = PCIe_UserClk

PORT SPLB_Clk = PCIe_UserClk

PORT SPLB_Rst = PLB_Rst

PORT REFCLK = int_ref_clk

请注意，MPLB_Clk端口连接使用与SPLB_Clk端口连接相同的时钟输入（例如，PCIe_UserClk）。这是在删除Base System Builder应用于MPLB_Clk端口的net_gnd连接后，客户必须如何连接Bridge上的时钟端口。