9.2.03i PACE / Floorplan Editor / Synplify-无法将引脚有序地分配给总线信号Altera_wiki7年前发布30该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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