9.2i Virtex-5 MAP  – 在“将设计映射到LUT ……”阶段出现崩溃-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2i Virtex-5 MAP – 在“将设计映射到LUT ……”阶段出现崩溃

问题描述

在“将设计映射到LUT ……”阶段,我的设计在MAP期间崩溃。是否存在导致此故障模式的已知问题?

解决/修复方法

由于与寄存器推入DSP48E相关的错误,已经看到MAP在此阶段崩溃的情况。此错误将在10.1版中修复。同时,通过设置环境变量来禁用寄存器推送可以避免这个问题:

视窗

SET XIL_MAP_NO_DSP48E_AUTOREG = 1

Linux和Solaris

setenv XIL_MAP_NO_DSP48E_AUTOREG 1

有关设置ISE环境变量的一般信息,请参阅(Xilinx答复11630)

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