9.2i sp3 Virtex-5 – 我的设计在时序仿真中正常工作,但在硬件中无效Altera_wiki6年前发布10该帖子内容已隐藏,请登录后查看登录后继续查看登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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