9.2i时序分析器/ Virtes-5  –  ODDR CE时序不准确-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2i时序分析器/ Virtes-5 – ODDR CE时序不准确

问题描述

Virtex-5 ODDR和三个驱动寄存器(D1,D2和CE)由同一时钟提供时钟。 ODDR正在处理SAME_EDGE模式。考虑CE对于下降沿数据,净CE的周期约束应该是D1或D2的周期的一半。但是,CE的周期要求与D1或D2相同。

解决/修复方法

此问题已在10.1中修复。

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