9.2 AccelDSP综合工具 – 来自9.2之前版本的AccelDSP的项目文件未在System Generator流程中设置时钟启用

问题描述

当我使用AccelDSP 9.2.00从9.2.00之前的AccelDSP版本打开项目文件并将流程设置为System Generator时，项目选项“Clock Enable”不正确。这会导致System Generator生成的Netlist中出现VHDL错误。

解决/修复方法

如果您使用的是AccelDSP 9.2.01或更高版本，则不再需要以下解决方法，因为如果为设计流程设置了System Generator，则将自动启用CE选项。

从9.2版本开始，项目选项“时钟启用”是新的，必须对系统生成器流程有效。如果它不活动，则System Generator生成的生成的网表将包含与AccelDSP块关联的名为“CE”的端口的错误语法。这种不正确的语法将导致XST中的解析错误，如下所示：

错误：HDLParsers – <文件名>行<nnn>。解析错误，意外CLOSEPAR

通常，当用户将Flow更改为SystemGenerator时，AccelDSP会正确设置Clock Enable Project Option。但是，如果使用9.1中的项目且该项目已设置了System Generator Flow，则无法正确设置Clock Enable Project Option。在这种情况下，如果使用“项目选项”菜单，请将“时钟启用”项目选项设置为“True”，或执行以下命令：

SetProjectOption -clock_enable 1