9.2.01 System Generator for DSP – System Generator EDK导出流程仅支持3​​2位PLB总线。

问题描述

如果我将System Generator PLB PCORE添加到EDK项目，如果总线上有64位或128位外设的外设，则会失败，并显示以下错误：

错误：MDT – INST：<pcore_instance_name> PORT：plb_wrdbus

连接器：mb_plb_PLB_wrDBus – <path_to_sysgen_pcore> \ <pcore_name> .mpd第56行 – 计算出的索引超出信号VEC范围[0:63]

解决/修复方法

从System Generator模型生成PLB PCORE时，目前仅支持32位PLB总线。这要求总线上的所有外设也必须在适用的32位模式下进行设置。如果EDK项目中的任何外设需要64位或128位PLB总线，则System Generator PLB PCORE将不兼容。

9.2.01 System Generator for DSP PCORE仅支持FSL或32位PLB接口。

有关9.2.01发行说明和已知问题的完整列表，请参阅（Xilinx答复29632）