问题描述
本答复记录包含System Generator for DSP 9.2.01.1028的发行说明和已知问题。
解决/修复方法
有关其他发行版本的System Generator for DSP发行说明，请参阅（Xilinx答复29595） 。
System Generator for DSP 9.2.01中的已知问题
System Generator for DSP 9.2.01是次要更新。请阅读文档，因为它可以回答有关功能更改或System Generator for DSP早期版本外观的问题。 System Generator用户指南可以PDF格式访问：
http://www.xilinx.com/ise/optional_prod/system_generator.htm
支持软件问题
– 安装System Generator for DSP需要什么软件？请参阅（Xilinx答复17966） 。
– 如何在安装System Generator后启用安装到ISE的Virtex-5 SXT支持或其他器件？请参阅（Xilinx答复24158） 。
Xilinx Block Set问题
– System Generator EDK导出流仅支持32位PLB总线。请参阅（Xilinx答复29633） 。
– 当我从System Generator中单击EDK导入按钮时，我收到消息“索引超出矩阵尺寸”。见（Xilinx答复29181） 。
– 对于Spartan-3A DSP设计，当指定Synplify Pro时，XST被错误地用于综合。请参阅（Xilinx答复29142） 。
– 为什么在设计中使用FIFO块，从FIFO块或To FIFO块时，设计无法生成，目标路径超过160个字符？请参阅（Xilinx答复23614） 。
– 当我使用具有硬件环路（HITL）协同仿真的自由运行时钟时，为什么FROM和TO寄存器的输出看起来不正确？请参阅（Xilinx答复23206） 。
– 当我尝试使用大于256深度的单个共享内存块从System Generator生成EDK PCORE时，为什么会发生错误？请参阅（Xilinx答复30664） 。
一般问题
– 为模型定义仿真停止功能时，生成失败。请参阅（Xilinx答复18623） 。
– 安装System Generator for DSP更新时，用户硬件Co-Sim文件消失。请参阅（Xilinx答复18646） 。
– 为什么我在System Generator for DSP设计中看到一个名为“xlpersistentdff”的实例化寄存器？请参阅（Xilinx答复24257） 。
– JTAG硬件Co-Sim与链中的非Xilinx器件会导致错误。请参阅（Xilinx答复19599） 。
– 为什么我收到“错误评估’OpenFcn’回调Xilinx Block。使用==> xlOpenGui时出错”当我尝试在网络安装上打开SysGen块时，或者在安装新版本后，无法解析XLM文件。请参阅（ Xilinx答复23223） 。
– 使用IBM Clear Case时，为什么会收到“Error 0001：caught standard exception”错误？请参阅（Xilinx答复24263） 。
– 当运行速度超过200 MHz的设计时，为什么会发生PAR后仿真不匹配？请参阅（Xilinx答复24268） 。
– 当使用Synplify作为我的综合工具时，我无法生成NGC，比特流，时序分析或硬件循环目标。为什么？请参阅（Xilinx答复24273） 。
– 当我使用多子系统生成器流程或在子系统中使用我的令牌时，为什么会收到错误消息“所有Xilinx块必须包含在具有System Generator令牌的层次结构中”？请参阅（Xilinx答复24845） 。
– 通过双击模型从Windows资源管理器中使用MATLAB 2006b打开我的模型时，当我尝试仿真时会发生内部错误。请参阅（Xilinx答复24867） 。
– 我在使用ML506板运行基于网络的以太网协同仿真时遇到一些问题。请参阅（Xilinx答复24868） 。
– 当Synplify用于综合时，为什么在System Generator for DSP生成的HDL仿真开始时会出现仿真不匹配？见（Xilinx答复29170） 。
– 当我使用符合RoHS标准的Virtex-4 XtremeDSP套件运行硬件协同仿真时，会出现错误消息：“无法使用PCI接口找到XtremeDSP Kit板”。请参阅（Xilinx答复30294） 。
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