LogiCORE IP浮点运算符（FPO） – 发行说明和已知问题

问题描述

此答复记录包含CORE Generator工具LogiCORE IP浮点运算符的发行说明和已知问题列表。

针对每个版本的核心列出以下信息：

• 新功能
• Bug修复
• 已知的问题

LogiCORE IP浮点运营商休息室： http ： //www.xilinx.com/products/ipcenter/FLOATING_PT.htm

解决/修复方法

一般LogiCORE IP浮点运算符问题

• 此版本增加了对Virtex-6 FPGA低功耗器件的支持，但此IP尚不支持，无法从CORE Generator工具生成。

LogiCORE IP浮点运算符v6.2

• Vivado 2012.4设计工具的初始版本

支持的器件（Vivado）

• 全部7系列（不包括Zynq-7000）

新功能

• 删除了ISE设计工具支持
• 新运营商：
• 指数
• 融合乘法加
• 积累

已解决的问题

• （Xilinx答复50927） – 为什么我会在尝试使用Vivado Simulator 2012.2时遇到错误？
• （Xilinx答复52199） – 为什么在2012年使用Vivado Synthesis综合浮点运算符时，我会得到一个综合关键信息：[EDIF 20-96]？

已知问题（Vivado）

• （Xilinx答复50909） – 2012.2 Vivado仿真器 – 当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？

LogiCORE IP浮点运算符v6.1

• ISE 14.2和Vivado 2012.2设计工具的初始版本

支持的器件（ISE）

• 全7系列
• 所有Virtex-6
• 所有Spartan-6

支持的器件（Vivado）

• 全部7系列（不包括Zynq-7000）

新功能

• 新运营商：
• 绝对值
• 自然算法

已解决的问题

• N / A

已知问题（ISE）

• N / A

已知问题（Vivado）

• （Xilinx答复50927） – 为什么我会在尝试使用Vivado Simulator 2012.2时遇到错误？
• （Xilinx答复50909） – 2012.2 Vivado仿真器 – 当我尝试使用行为仿真流程在Vivado仿真器中仿真我的IP时，为什么会收到错误或数据不匹配？
• （Xilinx答复52199） – 为什么在2012年使用Vivado Synthesis综合浮点运算符时，我会得到一个综合关键信息：[EDIF 20-96]？

LogiCORE IP浮点运算符v6.0

• ISE Design Suite 13.2中的初始版本

支持的器件 *要在ISE Design Suite中访问这些器件，请联系您的Xilinx FAE。

• ZYNQ-7000 *
• 的Virtex-7
• Virtex-7 XT（7vx485t）
• Virtex-7 -2L
• Kintex-7产品
• Kintex-7 -2L
• 产品Artix-7 *
• Virtex-6 XC CXT / LXT / SXT / HXT
• Virtex-6 XQ LXT / SXT
• Virtex-6 -1L XC LXT / SXT
• Virtex-6 -1L XQ LXT / SXT
• Spartan-6 XC LX / LXT
• Spartan-6 XA LX / LXT
• Spartan-6 XQ LX / LXT
• Spartan-6 -1L XC LX
• Spartan-6 -1L XQ LX

新功能

• ISE 13.2设计工具支持
• AXI4-Stream接口
• 新运营商：
  • 倒数：1 / x
  • 倒数平方根：1 / sqrt（x）
• 比特精确的C模型

Bug修复

• N / A

已知问题（ISE）

• N / A

已知问题（Vivado）

• （Xilinx答复47334） – 为什么在使用VHDL后综合仿真模型时会看到意外结果？

LogiCORE IP浮点运算符v5.0

• ISE Design Suite 11.2中的初始版本

新功能

• ISE 11.2设计工具支持
• Virtex-6和Spartan-6器件支持

Bug修复

• CR470172支持所有运算符的-u map选项（与PlanAhead工具一起使用）
  • 现在，所有运算符都应该使用指定的-u选项进行映射。
  • （Xilinx答复30806） – 当map -u选项与PlanAhead基于块的实现功能一起使用时，为什么ISE 10.1 MAP会失败？
• CR470376 SCLR / CE在数据表中的优先级澄清
  • 现在，在表2中的SCLR端口的描述中也提到了SCLR覆盖CE的行为。
• CR487995数据表应明确说明SCLR不清除数据路径
  • SCLR仅重置控制路径的行为现在在表2中的SCLR端口的描述中明确提到。
• CR470377数据表文档HDL泛型 – 不再支持此接口
  • 核心生成唯一支持的客户接口是通过CORE Generator接口。 HDL泛型的描述已从数据表中删除。
• CR477962应使用数值示例增强数据表
• 数据表中提供了一个示例C代码程序，使客户能够使用台式计算机以单一精度复制核心行为。这假设不使用非规范化数字。此代码可用于生成十六进制值，以便与核心的HDL仿真进行比较。
• CR483358 SCLR在不适用时应在接口中显示为灰色
  • 当延迟设置为零时，SCLR和CE不再可用，因为没有时钟端口。
• CR481413数据表有不正确的公式（第2页，小数部分的边界）
  • 小数部分（隐藏位）的下限现在正确指定为1.即：1 <= b0.b1 … bp-1 <2。

已知的问题

• （Xilinx答复50864） – 为什么在14.2中使用示例测试平台时会看到仿真中的错误？

LogiCORE IP浮点运算符v4.0

• ISE 10.1 IP Update 1中的初始版本

新功能

• Spartan-3A DSP支持
• 在Virtex-5器件上提高了结构和基于DSP48E的双精度加法器的速度
• Virtex-5单精度和双精度乘法器的延迟和资源减少
• 增加了Virtex-5双精度乘法器的乘法器使用选项范围
• 减少延迟比较和循环操作

Bug修复

• CR443418：非规范化数字的行为 – 修改数据表以更详细地解释核心如何处理非规范化数字。
• CR442822：Virtex-5上的单精度加法器失败时序 – XST的块RAM推理支持的增强导致结构6输入查找表被转换为块RAM。与RAM RAM相关的布线降低了操作频率。在Virtex-5上使用BRAM的阈值在10.1中已经增加，因此在这个核心中推断它们的时间更长。此XST修补程序将适用于核心的v3.0和v4.0。
• CR441538：NC-Sim警告 – 此仿真模型已在v4.0中修改以删除此警告。 – 请注意，此警告仍将由核心v3.0生成。
• CR433981：第3页上的GUI弹出消息不正确 – 已在4.0版中修复。 – 交换“勾选”和“未勾选”的“使用最大延迟”时的延迟字段弹出消息。这些都已修复。
• CR468257：当-u选项与环境变量XIL_MAP_NOCLIP_ON_ALL_SIGS_U设置为1一起使用时MAP失败 – 由PlanAhead基于块的实现功能所需 – 在4.0版中部分修复。现在可以通过这种方式映射所有加/减，基于DSP48 / E / A的乘法，比较和浮点到浮点转换操作。

已知的问题

• （Xilinx答复30805） – 为什么GUI资源图标题和轴标签如此之小？
• （Xilinx答复30806） – 当map -u选项与PlanAhead基于块的实现功能一起使用时，为什么ISE 10.1 MAP会失败？
• （Xilinx答复31657） – 为什么SCLR控制引脚被从我的设计中移除？

LogiCORE IP浮点运算符v3.0

• ISE 8.2i IP Update 2软件的初始版本

新功能

• Virtex-5器件支持，包括：
  • 新选项允许加法器在Virtex-5中使用DSP48E或在Virtex-4中使用DSP48
  • 乘法器现在支持DSP48E
  • 从1 DSP48E +逻辑构造单精度乘法器的选项
  • Virtex-5实现支持低延迟加法器架构
• 支持加法器和乘法器中更高级别的流水线操作，以提高速度
• 改进了平方根的大小和速度
• 添加了浮点类型之间的转换操作
• 自定义GUI中提供的资源和速度估计
• 为Virtex和Spartan-II器件删除了支持。如果针对这些体系结构，请使用v2.0核心

Bug修复

• CR 226251：比较应该具有1位的结果，而不是使用较大输出的位0

已知的问题

• （Xilinx答复24039） – 为什么我没有看到浮点运算符函数的资源估算图？
• （Xilinx答复25438） – 当我在ISE 9.2i中生成时，为什么我无法在数据表中达到浮点加法器列出的410 MHz性能？
• （Xilinx答复29597） – 当我在ISE 9.2i中生成时，为什么双精度浮点乘法器的仿真结果不正确？

LogiCORE IP浮点运算符v2.0

• ISE 8.1i IP Update 1中的初始版本

新功能

• 支持转换到定点和从定点转换
• 更多的字长选择
• 用户可指定的延迟
• 可以指定除法和平方根的硬件重用级别
• 支持时钟使能

Bug修复

• CR 213669：数据表不包含时序信息
• CR 214410：GUI必须具有动态格式图

已知的问题

• N / A

LogiCORE IP浮点运算符v1.0 r1

• ISE 7.1i IP Update 2中的初始版本

新功能

• N / A

Bug修复

• CR 209982：修改了数据表，以解释如何为核心生成Verilog仿真模型。

已知的问题

• N / A

LogiCORE IP浮点运算符v1.0

• ISE 7.1i IP Update 1中的初始版本

新功能

• 首发
• 符合IEEE-754标准的浮点运算符，只有很少的记录偏差
• 可以使用每个时钟周期发出的指令配置为高速操作
• 支持加/减，乘，除和平方根运算，具有一系列标准和非标准尺寸，包括单精度和双精度
• 支持Virtex-4 DSP48功能
• 包括单周期精度的多周期分频和比较操作
• VHDL行为模型
• Core可以直接从VHDL实例化生成，XST透明地调用CORE Generator

Bug修复

• N / A

已知的问题

• N / A