LogiCORE FIFO Generator v4.2 – 可编程完全在复位后保持有效

问题描述

使用公共时钟，移位RAM配置时，我发现可编程满标志的行为不正常。

当我将“full_reset_value”设置为1，并且当RESET被置位时，包括可编程满的所有FULL标志将被置为1.当RESET置为无效时，所有FULL标志应置为无效。但是，可编程满标志仍然有效。

解决/修复方法

这个问题已在FIFO Generator v4.3中得到解决。我们强烈建议升级到v4.3，但如果无法升级，请使用以下信息：

出现此问题的原因是Verilog行为仿真模型不正确。 VHDL行为模型表现正常。

要解决此问题，请使用结构仿真模型。要生成结构仿真模型，请在CORE Generator GUI中打开“项目选项”。单击“生成”选项卡，将仿真文件更改为“结构”。