LogiCORE FIR编译器v3.0  – 当我有一个跨越多个DSP48列的派系速率更改过滤器时,为什么我的过滤器输出不正确?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE FIR编译器v3.0 – 当我有一个跨越多个DSP48列的派系速率更改过滤器时,为什么我的过滤器输出不正确?

问题描述

当我有一个跨越多个DSP48列的派系速率更改过滤器时,为什么我的过滤器输出不正确?

解决/修复方法

此问题已在FIR编译器v.3.1中得到解决。

此问题是由于派系速率更改过滤器设计中的错误导致在列之间传递结果时导致丢失。

有关LogiCORE FIR编译器发行说明和已知问题的详细列表,请参阅(Xilinx答复29138)

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