问题描述
本答复记录包含CORE Generator LogiCORE CORDIC Core的发行说明和已知问题列表。 http://www.xilinx.com/products/ipcenter/CORDIC.htm
解决/修复方法
一般LogiCORE CORDIC问题
– 此版本中添加了对Virtex-6低功耗部件的软件支持，但此IP尚不支持，无法从CORE Generator生成。为了解决这个问题，您可以将项目设置为针对等效的Virtex-6 LXT器件，该器件允许您生成可在11.3中添加对Virtex-6低功耗部件的支持时可以重新生成的占位符IP 。
LogiCORE CORDIC v5.0
– ISE 13.3中的初始版本
新功能
– ISE 13.3软件支持
– 支持Artix-7，Zynq，Virtex-7低功耗和Kintex-7低功耗
支持的器件
此版本的核心支持以下器件系列。
ZYNQ-7000 *
*要在ISE Design Suite中访问这些器件，请联系您的Xilinx FAE。
Bug修复
– N / A.
已知的问题
– N / A.
Zynq-7000 * Virtex-7 Virtex-7 XT（7vx485t）Virtex-7 -2L Virtex-6 XC CXT / LXT / SXT / HXT Virtex-6 XQ LXT / SXT Virtex-6 -1L XQ LXT / SXT Virtex-6 – 1L XC LXT / SXT Kintex-7 Kintex-7 -2L Artix-7 * Spartan-6 XC LX / LXT Spartan-6 XA Spartan-6 XQ LX / LXT Spartan-6 -1L XQ LX Spartan-6 -1L XC LX
LogiCORE CORDIC v4.0
– ISE 11.1中的初始版本
新功能
– ISE 11.1软件支持
– 增加了Virtex-6，Virtex-5，Spartan-6和Spartan-3A DSP支持
Bug修复
– 更新文档
— （Xilinx答复19055）当X和Y输入开始变小（<0.3）时，如何保持精度不会大幅降低？ （Xilinx答复19069）为什么Arctan（ATAN）功能输出似乎不正确？ （Xilinx答复15137）用于平方根函数的数据输入/输出的格式是什么？ （Xilinx答复32021）为什么Translate功能输出似乎不正确？ （Xilinx答复23934）为什么在处理数据之前，CORDIC平方根模式的行为仿真在断言ND信号后需要4个额外的时钟？ （Xilinx答复32072）为什么CORDIC平方根模式的行为仿真适用于某些输入值而不适用于其他输入值？
已知的问题
– （Xilinx答复29861）为什么仿真过程中Verilog结构模型的输出未定义？ （Xilinx答复24827）当X输入为负时，为什么Arctan（ATAN）相位输出结果错误？ （Xilinx答复19055）当X和Y输入开始变小（<0.3）时，如何保持精度不会大幅降低？
LogiCORE CORDIC v3.0
ISE 6.3i IP Update 3中的初始版本
新功能
– 为Virtex-4 FPGA添加了支持
– 改进了量化误差的记录
Bug修复
– 修正了粗旋转模块溢出，适用于X = 1且Y = 1的情况
已知的问题
– （Xilinx答复20371）为什么当位宽大于12位时，CORDIC的仿真输出无法更新？ （Xilinx答复23934）为什么在处理数据之前，CORDIC平方根模式的行为仿真在断言ND信号后需要4个额外的时钟？ （Xilinx答复24827）当X输入为负时，为什么Arctan（ATAN）相位输出结果错误？ （Xilinx答复29055）是否可以在Virtex-5器件上使用CORDIC内核？ （Xilinx答复29861）为什么在仿真过程中Verilog结构模型的输出未定义？ （Xilinx答复32072）为什么CORDIC平方根模式的行为仿真适用于某些输入值而不适用于其他输入值？ （Xilinx答复19055）当X和Y输入开始变小（<0.3）时，如何保持精度不会大幅降低？ （Xilinx答复19069）为什么Arctan（ATAN）功能输出似乎不正确？ （Xilinx答复15137）用于平方根函数的数据输入/输出的格式是什么？ （Xilinx答复32021）为什么Translate功能输出似乎不正确？
LogiCORE CORDIC v2.0
ISE 5.1 IP Update 2中的初始版本
新功能
– 用户现在可以更好地控制核心的实施，包括明确指定的能力：
—实例化粗旋转模块
—输出寄存器的实例化
– 输入和输出宽度现在可以独立配置为不同的值
– 能够指定data_x和data_y输出的格式。有效数据输出格式为：“带符号小数”，“无符号小数”和“无符号整数”。数据格式“无符号整数”和“无符号小数”仅适用于平方根功能配置。
– Pipelining Mode参数现在控制整个核心的流水线操作，包括粗旋转和幅度缩放模块，而不是仅用于CORDIC引擎。
– 能够指定使用内置乘法器执行缩放。
Bug修复
– N / A.
已知的问题
– （Xilinx答复16948）为什么Arctan（ATAN）模式的第8页上的示例5为Pout列出了错误的结果？
LogiCORE CORDIC v1.1
ISE 5.1i IP Update 1中的初始版本
新功能
– N / A.
Bug修复
– CR154033：修正了使用Pi-Radian角度格式时的相位偏移误差
– 修正了双曲函数的收敛性（SINH，COSH和ATANH）
– CR147034：修改了使用NC-VHDL编译的行为模型
已知的问题
– （Xilinx答复16114）在概要VHDL分析器编译期间，错误报告“Analysis Parsing VHDL-481” （Xilinx答复16161） “错误：放置 – 与F6配置关联的结构化逻辑无法放置……”
LogiCORE CORDIC v1.0
ISE 4.2i IP Update 2中的初始版本
新功能
– N / A.
Bug修复
– N / A.
已知的问题
– （Xilinx答复15197） CORDIC v1.0数据表包含多个错误。 （Xilinx答复15198） “无”和“最佳”的流水线选项产生相同的延迟量。 （Xilinx答复15201）选择CCM选项时使用什么类型的乘法器？ （Xilinx答复14214） 4.2i_ip2 CORE发生器CORDIC v1_0“Sin和Cos”功能包含的输出与数据表中指示的相反
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