9.2i EDK,MPMC v3.00a  – 非整数时钟频率出现舍入误差-Altera-Intel社区-FPGA CPLD-ChipDebug

9.2i EDK,MPMC v3.00a – 非整数时钟频率出现舍入误差

问题描述

使用对应于非整数时钟频率的时钟周期值可能导致不希望的舍入误差。我该如何解决这个问题?

例如,如果指定的时钟模块或属性周期指定为6666ps,则对应于150.0150150 MHz。但是,只有整数150 MHz的值传递给MPMC。

这可能导致用于计数存储器定时的不正确的周期数。

解决/修复方法

此问题可能会在内存中造成轻微的计时参数冲突。可以通过更改器件时序参数来稍微保守一些。

此问题将在未来版本的MPMC和EDK工具中修复。

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