LogiCORE FIFO Generator v4.2 – 在Verilog行为仿真中WR_DATA_COUNT不正确

问题描述

在具有非对称端口的独立时钟FWFT配置中，FIFO生成器v4.2 Verilog行为模型对于WR_DATA_COUNT（具有额外逻辑）失败。当WR_DEPTH和RD_DEPTH比率为1：2,1：4或1：8时，您可能会看到WR_DATA_COUNT通过仿真一致地关闭约2或3。

解决/修复方法

这个问题已在FIFO Generator v4.3中得到解决。我们强烈建议升级到v4.3，但如果无法升级，请使用以下信息：

这只是Verilog仿真行为模型的问题，WR_DATA_COUNT将在器件中正常运行。

Verilog模型将在下一版FIFO Generator核心中修复。

解决方法是使用结构仿真模型。要生成结构仿真模型，请在CORE Generator Gui中打开Project Options。单击Generation选项卡，将仿真文件更改为“Structural”。